Abracon的第三泛音石英晶体振荡器编码表

Abracon的第三泛音石英晶体振荡器编码表，这是一家极度出色的频率元器件供应商艾博康公司，凭借着自身的聪明才智，赢得广大用户的信赖与支持，同时擅长于针对新兴行业开发高质量的产品，其中最引以为傲的当属有源贴片晶振产品，产品具备出色的稳定性能，过硬的品质，以及快速交付的能力，使得Abracon公司的产品能够快速满足不同用户群体的需求，并与用户快速建立起良好的合作关系。

随着PCI Express 5.0硬件的发展，串行接口正在进入32GT/s的领域但对机器学习和图形密集型应用的广泛追求

推动外围组件互连特别兴趣小组（PCI-SIG）加速PCIe 6.0规范的发布。PCI-SIG宣布了2021版本的PCIe 6.0规范[1] 。作为时间方面的行业领导者之一，Abracon正在满足并超越对未来的时钟规格。

Abracon ClearClock™ 家族的第三泛音石英晶体振荡器为PCIe配备了良好的设备5.0，并为即将推出的PCIe 6.0版本所带来的独特挑战做好了准备。ClearClock™ [8] 振荡器系列在低功耗方面处于行业领先地位，同时保持低至70fs的典型均方根相位抖动。
2003年，PCI Express标准被引入以取代并行PCI总线。当前的外形因素针对的设备包括物联网设计、手持设备、数据中心应用程序和汽车解决方案。该标准目前在第5代（Gen.5.0）上，预计将移至2021年第四季度的第六代（Gen.6.0）（图1）。

PCIe的广泛采用是基于对新兴市场的需求，如云计算、人工智能和汽车，以及不断增长的现有市场，如企业服务器、个人计算和物联网。这些市场需要一个以速度、成本、长期兼容性和可靠性，PCIe很乐意满足这些要求。

后续每一代PCIe的吞吐量往往是上一代的两倍。尽管Gen.5.0 PCIe设备刚刚开始推向市场，PCIe Gen.6.0规格已确定2021年发布，以满足机器学习和高性能计算等应用的市场需求（表1）。

PCI-SIG满足新数据速率要求的方法是改变编码方案从不归零（NRZ）到具有4个电平的脉冲幅度调制（PAM4）。误码率（BER）预计将通过移动到PAM4而增加几个数量级，从而导致PCIe Gen.6.0采用前向纠错（FEC）。尽管FEC已集成到PCIe Gen中。6.0，时钟源规范预计需要比上一代（表2）。

采用PAM4最大的挑战是它对信号完整性的影响。前向纠错已经在Gen.6.0规范中实现，以对抗这种情况，但需要付出代价。作为加载/存储体系结构，延迟增加几纳秒会导致性能显著下降，因此PCISIG明确表示，FEC无法承受比Gen.5增加2%以上的延迟规格.

为了实现长期兼容性和可靠性，PCI-SIG正在寻求获得积极的FIT分数（表3）。对于x16实现，FIT得分必须远小于1，接近0。由于这一努力，从1.x版本开始，所有标准都将得到支持。

PAM4调制表现为每时钟周期解码三个眼睛和四个级别（2位）（表4）。这个向PAM4的移动是由用NRZ编码实现32dB信道损耗的困难决定的。移动由于奈奎斯特频率保持不变，PAM4在不必增加采样率的情况下使带宽加倍。结合新集的前向纠错（FEC）要求，振荡器编码方案是利用灰度编码和预编码来进一步减少突发错误。尽管正在实施这些纠错措施，但纠错将在系统层面上仍然是一个挑战。

眼睛高度和宽度的减少是之前修订的规范（图3）。焦点的主要度量是第一比特错误率（FBER）。它是接收器看到的第一个错误的概率。几乎任何比特翻转都将传播为突发错误。次要的问题是车道之间的错误相关性：当一条车道出现错误时，很可能另一条车道也将显示错误。
对抗这些错误的两种方法是通过实现前向纠错（FEC）和循环冗余校验（CRC）。当错误通过通道传播时，CRC负责检测到错误。然后，该错误将通过FEC，希望它能修复该错误。如果FEC如果没有解决错误，则该错误将触发链接级别的重试。FEC与CRC的结合将因此引入校正延迟，该校正延迟必须保持在2ns以下以充分满足行业带宽期望。
PCIe有三种常见的体系结构。现代PCIe设计中最常见的架构是通用时钟架构（图4）。此体系结构利用单个系统中所有PCIe设备的时钟源。通用时钟架构是具有多个PCIe端点的系统，但它可能会像PCIe一样快速遇到时钟偏移限制设备计数扩展。

通用时钟结构的相位噪声是通过取时钟的乘积来计算的源的rms相位噪声相对于系统的传递函数（方程4）。系统传递函数为通过将Tx PLL（等式1）和Rx PLL（方程式2）之间的差乘以时钟数据恢复（CDR）传递函数（等式3）而得到。

另一种方法是分离时钟源。独立时钟体系结构（SRIS）释放以增加设计复杂性为代价的复杂时钟分配方案的必要性以保持符合±300ppm公差规范（图5）。

类似于公共时钟架构，时钟源相位噪声被带通滤波。对于独立的参考时钟，可以通过取Tx/Rx PLL和CDR组合的传递函数。系统传递函数表示通过选择分割时钟源，大大收紧了抖动要求。

PCIe依靠高速电流控制逻辑（HCSL）进行差分计时。它本质上LVDS和LVPECL之间在功耗和抖动权衡方面的折衷。HCSL提供高阻抗输出，具有快速切换速度，最大限度地提高共模噪声抑制。HCSL驱动器在每条迹线上向50Ω接地提供连续14mA电源（图6） 。如果端接正确，每端（OUT+、OUT-）应能看到700mV的摆动。