领先全球Skyworks高性能的可编程振荡器编码表

领先全球Skyworks高性能的可编程振荡器编码表，十多年前，频率控制行业引入了基于锁相环（PLL）的振荡器，这是一项创新，开创了以前传统技术无法提供的几个功能石英晶体振荡器（XO）。利用内部时钟合成器IC技术，基于PLL的XO可以可编程为支持广泛的频率范围。这一突破消除了材料切割和加工石英以使其在特定频率下谐振所需的加工步骤。这一创新还使基于PLL的XO可以进行频率编程并发货交付周期非常短的客户。
考虑到传统振荡器的交付周期可能接近14周或更长时间，许多硬件设计师急于利用可编程振荡器，因为它们具有显著的交付周期优势。不幸的是，出现了重大问题。一些从使用传统XO迁移过来的设计使用基于PLL的XO遇到了与抖动相关的问题，这些问题导致了与应用程序相关的故障从通信链路中过高的比特错误率到不可操作的SoC和处理器。这些问题迫使许多集成电路供应商规定，基于PLL的振荡器不能同时使用使用他们的设备。这一事件的转变使硬件设计师很难利用这一优势基于PLL的振荡器提供的频率灵活性和短周期优势。
为什么会发生这种情况？事实证明，PLL技术因供应商而异。A.次优PLL设计导致过多的振荡器相位噪声和抖动峰值，如图1的左图。这种特定的基于PLL的XO的相位抖动被测量为在12 kHz到20 MHz频带上集成的150 ps RMS。这种性能水平使它不合适用于对高速PHY计时，其通常需要＜1ps的RMS抖动参考。周期抖动XO的特性如图1的右图所示。这种双峰周期抖动可能是PLL稳定性问题，其可能对使用该XO的SoC具有不利的性能影响。A.呈现抖动峰值的可编程振荡器的第二个关注领域是级联PLL。当这种基于PLL的振荡器连接到后续电路中具有PLL的IC时，抖动可能增长.

图1。基于次优PLL的XO相位噪声和周期抖动示例

好消息是，并不是所有PLL，当然也不是所有基于PLL的振荡器，都是平等的。通过适当的PLL设计技术，可编程振荡器可以提供抖动性能与同类最佳石英振荡器相媲美，同时解决级联PLL的问题。这些基于PLL的高性能振荡器可用于处理器/SoC时钟以及高速串行器、PHY和FPGA的时钟。
开发人员可以使用三个简单的标准来评估基于PLL的XO时钟振荡器是否可以用于给定的应用.领先全球Skyworks高性能的可编程振荡器编码表.

在诸如FPGA和PHY时钟的级联PLL应用中，XO参考时钟抖动是再加上FPGA/PHY的内部PLL抖动。从低抖动XO参考开始（例如。<<1 ps RMS相位抖动）最大化了可容忍的抖动量FPGA/PHY的内部PLL，最大限度地提高整体设计的裕度。
抖动峰值
级联PLL在第一级和第二级PLL是相同的。通过使用基于PLL的具有相对低的内部PLL带宽的振荡器。PLL应具有良好的阻尼，以确保超过1%峰值（<0.1dB）。常见SoC/FPGA中第二级PLL的带宽通常为>1兆赫。使用具有低抖动峰值和低得多的内部带宽的基于PLL的振荡器确保其峰值不会与下游PLL的带宽重叠。此体系结构使第二级PLL能够容易地跟踪第一级PLL中的变化，同时保持可接受的环路稳定性和相位裕度。

相位噪声
你如何知道基于PLL的振荡器是否能在你的应用程序中工作？振荡器周期抖动可以使用示波器可以很容易地观察到。振荡器相位噪声可以使用频谱进行测量分析仪。如果您无法使用频谱分析仪，请联系您的频率控制供应商相位噪声测量。相位抖动可以通过使用应用程序所需的相关抖动积分带宽。相位噪声图还显示参考时钟的杂散性能。杂散对相位抖动的影响很容易测量以确保满足应用程序的要求。相位噪声图还将显示内部PLL的峰值效应。过阻尼PLL将表现出低峰值。
在选择振荡器时，一个重要的考虑因素是电源噪声滤波。

振荡器具有内部电源电压调节功能，可抑制噪音，增强弹性通过确保设备在受到系统级噪声。
Skyworks Si5xx晶体振荡器
Skyworks的Si5xx晶体振荡器利用专有的DSPLL技术产生任何频率从100kHz到1.4GHz。基于DSPLL的振荡器被设计为具有低抖动的过阻尼峰值（＜0.1 dB）。基于DSPLL的振荡器的内部PLL带宽约为300kHz用于基于PLL的高速串行器应用，例如OTN、DWDM、10GbE/40GbE/100GbE，SONET/SDH、3G SDI和6G SDI应用。图3显示了典型的相位噪声性能Skyworks的XO。Skyworks提供多种XO产品系列，相位抖动性能从0.2ps RMS至0.8ps RMS。联系Skyworks请求相位噪声或周期抖动测量用于任何频率和任何设备。